高速的數(shù)字時鐘模塊能使現(xiàn)代化產(chǎn)品提升效率,如何讓數(shù)字模塊更加精準(zhǔn)穩(wěn)定,是眾多工程師和科學(xué)家多年來一直在破解的難題,如今的高速數(shù)字時鐘模塊技術(shù),足以滿足需求.是科技是不斷進(jìn)步的,未來會需要更高效的數(shù)字時代模塊,很早之前,海外的工程師就發(fā)現(xiàn)了,具有低相位抖動特性的有源晶振,可以給予模塊更可靠,更穩(wěn)定的時鐘信號.

數(shù)字時鐘設(shè)計的挑戰(zhàn):

為當(dāng)今的高速數(shù)字電子設(shè)備設(shè)計時鐘生成和分配系統(tǒng)給設(shè)計界帶來了許多挑戰(zhàn).在較高速度下,傳輸線及其組件的行為與較低速度下的行為不同,如果沒有正確指定和配置,則會產(chǎn)生抖動,噪聲,反射和串?dāng)_等信號完整性問題.因此,當(dāng)設(shè)計人員接近將具有高速數(shù)字應(yīng)用的項目時,他們必須考慮在低速應(yīng)用中不必要的各種信號完整性規(guī)定.

規(guī)劃高速數(shù)字項目的主要挑戰(zhàn)包括:

最大限度地減少定時抖動.對于高速,高頻電子設(shè)備來說,具有低定時抖動至關(guān)重要.較差的石英晶振抖動特性不僅會影響數(shù)據(jù)錯誤,還會導(dǎo)致使用此源作為參考的鎖相環(huán)失敗.如果要將源用作顯示時鐘參考,則結(jié)果將是模糊的顯示.通常,信號在過渡區(qū)域中移動得越快,產(chǎn)生的系統(tǒng)抖動就越少(參見圖1).

減少排放.在高速應(yīng)用中,產(chǎn)生電磁干擾(EMI)的可能性顯著增加.隨著數(shù)字速度的提高,有關(guān)EMI降噪的FCC規(guī)范變得越來越嚴(yán)格.設(shè)計人員需要解決諸如傳輸線,差分信號,信號幅度和諧波含量等特性,以便最大化傳遞給負(fù)載的能量,從而減少能量發(fā)射量.確保穩(wěn)定.通常,您設(shè)計的電子系統(tǒng)的指定工作頻率越高,時鐘穩(wěn)定性就越重要.無論是時鐘性能不穩(wěn)定都會導(dǎo)致數(shù)字系統(tǒng)中的誤碼率,錯誤數(shù)據(jù)或數(shù)據(jù)丟失

它們是本地或廣域系統(tǒng):傳輸線阻抗匹配.必須測量整個傳輸線的阻抗和長度,并與每個終端匹配.如果忽略阻抗匹配,則可能發(fā)生發(fā)射,串?dāng)_和反射.電源考慮因素.這里的主要考慮是確保時鐘無噪音.對于當(dāng)今更高速的系統(tǒng),低電源消耗要求也在增加.

在高速應(yīng)用中實(shí)現(xiàn)最佳系統(tǒng)性能的關(guān)鍵始于一種有效的時鐘生成和分配設(shè)計方法.簡而言之,設(shè)計人員應(yīng)采用一種方法,將各種時鐘生成和分配組件作為一個完整的解決方案,而不是單個部件.應(yīng)在項目開始時仔細(xì)注意選擇適當(dāng)?shù)牟考碗娐贩峙浞椒?/span>,同時牢記各部件之間的相互關(guān)系.此外,重要的是在設(shè)計進(jìn)行時考慮操作頻率下所有有源晶振和無源晶振元件的特性阻抗.

正確選擇以下時鐘生成和分配組件至關(guān)重要(參見圖2):

1.石英晶體振蕩器及其輸出邏輯

2.時鐘驅(qū)動程序,在某些情況下將包含啟用功能

3.5V或3V電源的CMOS轉(zhuǎn)換器

4.傳輸線(雙絞線,同軸電纜,PCB走線)

時鐘生成和分發(fā)組件注意事項:

1Crystal振蕩器和邏輯選擇選擇合適的晶體振蕩器在高速應(yīng)用中至關(guān)重要,因?yàn)樗鼘檎麄€時鐘分配系統(tǒng)提供時鐘參考.

嚴(yán)格的貼片振蕩器應(yīng)用通常要求頻率穩(wěn)定性為±20ppm,快速上升和下降時間小于600皮秒,低特性抖動和正發(fā)射極耦合邏輯(PECL)差分輸出.頻率穩(wěn)定性將提供可靠的系統(tǒng)參考,而波形的快速上升和下降時間將導(dǎo)致低系統(tǒng)抖動.(雖然快速上升和下降時間使轉(zhuǎn)換飽和可能會引入不必要的噪聲,但這種噪聲將通過使用差分信號來抵消.)

邏輯選擇:PECL優(yōu)勢

在高速應(yīng)用中,使用PECL邏輯輸出提供了超過CMOS邏輯輸出技術(shù)的關(guān)鍵優(yōu)勢.CMOS技術(shù)不同,PECL技術(shù)具有差分輸出,這對減少排放至關(guān)重要.然而,與CMOS一樣,PECL從正電源(而不是為ECL邏輯技術(shù)供電的負(fù)電源電壓)獲得其工作功率,從而在負(fù)載點(diǎn)實(shí)現(xiàn)與CMOS邏輯接口的必要兼容性.

此外,PECL技術(shù)允許電壓補(bǔ)償,以進(jìn)一步抑制正電壓源上的噪聲.所有現(xiàn)代PECL器件均包含片內(nèi)帶隙調(diào)節(jié)器,可針對電源電壓以及結(jié)溫和環(huán)境溫度的變化提供噪聲容限的電壓補(bǔ)償.由于PECL電路由通過轉(zhuǎn)向邏輯切換到負(fù)載電阻的電源調(diào)節(jié)電流源組成,因此設(shè)計人員可以通過兩種方式獲益:

1)供電電流隨工作頻率保持不變

2)AC性能隨電壓,溫度和頻率保持不變

可以實(shí)現(xiàn)相對于電源電壓的水平,閾值和噪聲容限小于1mV/V的殘余靈敏度.對于結(jié)溫,對于相同的參數(shù),實(shí)現(xiàn)小于0.1mV/C的殘余靈敏度.

晶體振蕩器質(zhì)量:

除了確保波形中的低抖動外,設(shè)計人員還應(yīng)確保振蕩器本身的抖動最小化.這是通過選擇包含非常高Q晶體的振蕩器來實(shí)現(xiàn)的.此外,晶體應(yīng)調(diào)諧到振蕩器電路以供振蕩器制造商優(yōu)化.應(yīng)避免在振蕩器設(shè)計中使用PLL合成器,因?yàn)槎秳邮怯涉i相環(huán)中的噪聲產(chǎn)生的.

其他振蕩器注意事項:

在PECL系統(tǒng)中,所有晶振電路都應(yīng)使電源在振蕩器處良好地去耦.PECL器件需要積極地解決此問題,因?yàn)?/span>PECL僅參考電源的最正面.因此,對于PECL,Vcc需要盡可能無噪聲.由于振蕩器特性確實(shí)隨負(fù)載阻抗和負(fù)載偏置電壓而變化,因此必須指定所使用的實(shí)際負(fù)載并將其傳達(dá)給振蕩器供應(yīng)商.

所選時鐘晶體振蕩器應(yīng)具有至少45％最小值和55％最大值的緊密對稱性,并應(yīng)產(chǎn)生可重復(fù)的波形以確保信號一致性.應(yīng)使用地平面(參見“設(shè)計細(xì)微之處”部分).2Clock驅(qū)動器/分配注意事項時鐘驅(qū)動器應(yīng)該是PECL差分-設(shè)備-具有用于接收振蕩器信號的差分輸入,以及用于在PCB上分配信號的差分輸出.如果需要時鐘門控,應(yīng)該有一個Enable引腳,可能是單端的.時鐘驅(qū)動的另一個方面應(yīng)該是器件的結(jié)構(gòu)對稱性,這將反映出更好的整體信號完整性.當(dāng)跡線長度和/或衰減要求時,可能需要再生緩沖.重建結(jié)構(gòu)非常重要,因?yàn)榻邮盏降男盘栆呀?jīng)穩(wěn)定下來并且仍然處于上升或下降的邊緣.否則可能產(chǎn)生進(jìn)一步的衰減而不是信號緩沖.